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    公开号:WO1986006521A1
    申请号:PCT/JP1986/000219
    申请日:1986-04-30
    公开日:1986-11-06
    发明作者:Hisayuki Nishimura；Tomochika Shibata
    申请人:Fujitsu Limited；
    IPC主号:G06F12-00
    专利说明:
    [0001] 明 細 書 ア ド レ ス 拡 張 方 式 〔技術分野〕
    [0002] 本発明は情報処理装置のプロセツサにおけるァ ド レス拡張 方式に関する。
    [0003] 〔背景技術〕
    [0004] 近年メモリアクセス方式としてア ドレス空間を一定の論理 的なア ド レス空間、 すなわちセグメ ン ト、 に分割し、 セグメ ン 卜 の起点ァ ド レス と相対ァ ド レズ、 すなわちオフセ ッ'ト 、 との和で物理ァ ド レスを生成する方式が採用されている。 例えば 1 6 ビ ッ ト プロセ ッ サでは、 セグメ ン ト レジスタ は 1 6 ビ ッ トであり、 6 4 k バイ ト のァ ド レス空間が直接指定 出来るが'、 その 6 4 kバイ トをセグメ ン 卜の取り う る空間と し、 その起点ア ド レス とオフセ ッ ト とを加算して物理ア ドレ ス と して送出している。
    [0005] しかし 1 6 ビ ッ 卜で指定でき る起点ア ド レスではア ド レス 空間に限界があるため、 プロセッサ内でその 1 6 ビッ トの最 下位ビッ 卜に一定数の 0を付加することにより シフ ト してお り 、 例えば 4 ビ ッ ト シフ 卜 して起点ア ド レスを 2 0 ビ ッ トす なわち、 1 Mバイ ト、 に拡張している。 .
    [0006] 上記方式でシフ ト量を増加すれば最大 3 2 ビッ トのァ ドレ ス空間が得られるが、 セグメ ン ト間隔が拡大し、 シフ ト量が 一定のためプログラム単位ごとに格納するセグメ ン トが任意 に設定できないという問題点がある。
    [0007] 一般にプロセ ッサは、 論理演算部 A L U、 実行中のセグ メ ン トの起点ァ ドレスを格納するセグメ ン ト レジスタ、 実行 中のオフセ ッ トを表すプログラムカウ ンタ、 制御レジスタ等 の複数のレジスタ類、 加算器、 ァ ドレス信号を一時格納する ア ドレスバッファ、 データノ ッファ、 命令を解読するイ ンス ト ラク シヨ ンデコーダ、 を有する。
    [0008] このプロセ ッサにおいて、 セグメ ン ト レジスタ とプログラ ムカウ ンタ とを加算器で加箕して生成した物理ァ ドレスをァ ドレスバッファを通じてメ モリ をアクセスし、 該メ モリ に格 納されている命令、 データ等を読取り、 イ ンス ト ラク ショ ン デコーダで命令を解読したのち、 指定の論理演算を行う。 铳 いてプログラムカウ ンタを次のァ ドレスに設定し、 上記手順 により処理を続行する。
    [0009] 以上の動作において、 セグメ ン ト レジスタ、 プログラム力 ゥンタの初期値は実行を俵頼するプログラムを移すときオペ レーティ ングシステム O Sにより初期設定される ものである , プロセ ッサが 1 6 ビッ ト マシ ンである と、 通常セグメ ン ト レ ジスタ、 プログラムカウ ンタ、 レジスタ類は 1 6 ビッ 卜で構 成されており、 1 Mバイ トのァ ドレス空間はセグメ ン ト レジ スタを 4 ビッ ト シフ ト し、 プログラムカウ ンタ と加算してい る。
    [0010] 上記加箕処理において、 セグメ ン ト レジスタの最下位ビッ ト （ L S B ) に 4 ビッ トの 0が付加されてプ口グラムカウ ン タの値と加算されている。 その結果セグメ ン ト起点ア ドレス は 2 0 ビッ 卜に拡張され且つ 4 ビッ ト即ち 1 6バイ トごと、 1 Mバイ トまで選択することができる。
    [0011] 前述のシステムにおいて、 制御装置の記憶容量の増設によ るア ド レス空間の拡張は、 シフ ト量を增大すればよい。 しか し、 シフ ト量は一定であり、 またシフ ト量を最大に設定する とセグメ ン ト起点ァ ドレスの取り得るァ ドレスの間隔が增大 する。 従って最大のア ドレス空間を使用しない用途ではプロ グラム単位に格納するセグメ ン トの選択幅が狭く なつてメ モ リ に無駄が生じる等の問題点がある。
    [0012] 前述の事情にかんがみ、 ア ド レス空間が拡張可能であり、 任意にセグメ ン トを設定し得るァ ド レス A拡張方式が求められ ているが、 未だ満足なものは実現していない。 〔発明の開示〕
    [0013] 本発明の目的は、 改良されたプロセッサにおけるァ ド レス 拡張方式であって、 プログラマブルムセグメ ン ト起点ァ ドレ- スのシフ ト量を設定し、 ァ ドレス空間を拡張し、 セグメ ン ト 起点ァ ドレスを任意に選択し、 プログラムサイ ズの大小に応 じてァ ド レス空間を適切に設定することができるものを得る と
    [0014] 本発明の一つの形態によれば、 セグメ ン トの起点ァ ド レス を格納するセグメ ン ト レジスタの内容をシフ ト し、 該シフ ト 出力とセグメ ン ト内ァ ドレスを指定するオフセ ッ ト とを加算 して物理ァ ド レスを生成するプロセ ッサにおけるァ ド レス拡 張方式であって、 シフ ト量を格納するシフ ト量格納レジスタ を備え該シフ ト量格納レジスタに該シフ ト量を設定する手段 該セグメ ン ト レジスタ の内容を該シフ ト量に従いシフ トする シフ ト手段、 および、 該シフ ト手段の出力と該ァ ド レス指定 用オフセ ッ ト とを加算する手段、 を具備し、 ア ド レス空間を 拡張し、 セグメ ン ト起点ア ド レスを任意に選択し得るように なっていることを特徴とするプロセッサにおけるア ドレス拡 張方式、 が提供される。
    [0015] また本発明の他の形態によれば、 セグメ ン ト起点ァ ド レス を格納するセグメ ン ト レジスタの内容をシフ ト し、 その シフ ト出力とォフセッ トとを加箕レて物理ァ ドレスを生成するプ 口セッサにおけるァ .ド レス拡張方式であって、 該セグメ ン ト レジスタの所定ビッ ト にシラ ト量を設定する手段'、 該ビッ ト 情報をシフ ト量と して該セグメ ン ト レジスタの内容をシフ ト する手段、 および、 該シフ ト手段の出力と該オフセッ トとを 加箕する手段、 を具備し、 ア ド レス空間を拡張し、 セグメ ン ト起点ァ ド レスを任意に選択し得るようになつていることを 特徴とするプロセッサにおけるァ ド レス拡張方式、 が提供さ れる。
    [0016] 〔図面の簡単な説明〕
    [0017] 第 1図は従来形のプロセ ッ サを示す図、
    [0018] 第 2図は従来形のプロセフサにおけるァ ドレス生成方式を 説明する図、 第 3図は本発明の一つの形態におけるア ド レス拡張方式の 基本構想を示す図、
    [0019] 第 4図は本発明の一つの形態における一実施例としてのプ 口セ ッ サにおけるァ ド レス拡張システムを示す図、
    [0020] 第 5図は第 4図システムにおけるシフタの構成を示す図、 第 6図は本発明の他の形態におけるァ ド レス拡張方式の基 本構想を示す図、
    [0021] 第 7図は本発明の他の形態における一実施例としてのプロ セ ッサにおけるァ ド レス拡張システムを示す図である。
    [0022] 〔発明を実施するための最良の形態〕
    [0023] 発明実施の最良形態の記述に先立って従来形のプロセッサ におけるア ド レス生成方式が第 1図、 第 2図を参照しつつ記 述される。 第 1図はプロ セ ッ サの機能ブロ ック図、 第 2図は 物理ァ ド レス生成方式を示すブロ ッ ク図である。
    [0024] 第 1図において、 1 は演算論理部 A L U 、 2 は実行中のセ グメ ン ト の起点ァ ド レスを格納するセグメ ン ト レジスタ、 3 は実行中のォフセッ トを表すプログラムカ ウ ンタ、 4は制御 レジスタ等複数のレジスタ類を表すもの、 5 は加箕器、 6 は ァ ド レス信号を一時格納するァ ド レスバッ フ ァ 、 7 はデータ ノ ツ フ ァ 、 8 は命令を解読する ィ ンス ト ラ ク シ ョ ンデコーダ I N . B . は内部バス、 はア ド レスバス、 D A . B , はデータ バスである。
    [0025] 上記プロセ ッ サにおいて、 セ グメ ン ト レジスタ 2 とプロ グ ラムカウ ンタ 3 とを加箕器 5で加算して生成した物理ァ ド レ スをァ ドレスバッファ 6を通じてメ モリ をアクセスし、 該メ モリ に格納されている命令、 データ等を読取り、 イ ンス ト ラ ク ショ ンデコーダ 8で命令を解読したのち、 指定の論理演算 を仃う。
    [0026] 続いてプログラムカウ ンタ 3 を次のア ドレス 設定し、 上 記手順により処理を続行する。
    [0027] 以上の動作において、 セグメ ン ト レジスタ 2、 プログラム カウ ンタ 3 の初期値は実行を依頼するプログラムに移すとき ォペレ一チイ ングシステム 0 Sにより初期設定される もので ある。
    [0028] プロセ ッサ力 1 6 ビッ トマシンであると、 通常セグメ ン ト レジスタ 2 、 プログ ムカウ ンタ 3 、 レジスタ類 4 は 1 6 ビ ッ トで構成されており、 1 Mバイ トのア ドレス空間はセグメ ン ト レジスタ 2 を 4 ビッ シフ ト し、 プログラムカウ ンタ 3 と加算している。
    [0029] 第 2図は上記加箕処理の詳細を表したもので、 セグメ ン ト レジスタ 2 の最下位ビ ッ ト （ L S B ) に 4 ビ ッ ト の 0が付加 されてプログラムカウ ンタ 3の値と加算されている。 その結 果セグメ ン ト起点ァ ドレスは 2 0 ビ ッ に拡張され且つ 4 ビ ッ ト即ち 1 6バイ トごと、 1 Mバイ トまで選択することがで さる。
    [0030] 制御装置の記憶容量の増設によるァ ドレス空間の拡張はシ フ ト量を増大すればよいが、 従来の方式ではシフ ト量が一定 であり、 またシフ ト量を最大に設定するとセグメ ン ト起点ァ ドレスの取り得るァ ド レスの間隔が増大する。 従って最大の ァ ドレス空間を使用しない用途ではプログラム単位に格納す るセグメ ン トの選択幅が抉く なってメ モ リ に無駄が生じる等 の問題点がある。
    [0031] 本発明の第 1 の形態におけるァ ドレス拡張方式の基本構想 が第 3図に示される。 第 3図に示される システムにおいては、 シフ ト量を格納する シフ ト量格納レジスタが備えられ該シフ ト量格納レジスタに上記シフ ト量を設定する手段、
    [0032] セグメ ン ト レジスタ 2 の内容を該シフ ト量に従いシフ トす る シフ ト手段、 および、
    [0033] 該シフ ト手段 1 0 の出力と上記オフセ ッ ト とを加算する手 段 5 が設けられる。.
    [0034] 第 3図に示される システムにおいては、 セグメ.ン ト レジス タの内容をシフ ト する シフ ト量を格納する レジスタが設けら れ、 プログラムにより そのシフ ト量を設定する手段、 すなわ ち命令手段が設けられ、 その指定シフ ト量により セグメ ン ト レジスタの値をシフ トせしめると任意にセグメ ン ト起点ァ ド レスが設定でき、 ァ ドレス空間を適切に設定する こ とができ る。
    [0035] 本発明の第 1 の形態における一実施例としてのプロセ ッサ におけるァ ドレス拡張システムが第 4図に示される。
    [0036] 第 4図において、 9 はプログラムの命令により シフ ト量を 設定し得る シフ ト量設定レジスタ、 1 0 はセ レクタ等で構成 されるシフタ、 5 は所定のビッ ト数を備えた加算器、 6 は上 記ビツ ト数を有するア ド レスバッ ファ、 AD . B , . はア ドレスバ ッ フ ァ 6 に対応するア ド レスバス、 8 はシフ ト量設定命令を 解読する機能を付加したィ ンス ト ラク シヨ ンデコーダである 上記構成において、 シフタ 1 0 はセグメ ン ト レジスタ 2 の 内容をシフ ト量設定レジスタ 9 に格納されたシフ ト量に基づ き シフ ト して加算器 5 に送出し、 加算器 5 では上記シフ ト さ れたセグメ ン ト起点ア ドレスとプログラムカウ ンタ 3 とを加 算してア ド レスバス A D . B . に送出する。
    [0037] シフ ト量設定は以下の様に行われる。
    [0038] ( i ) 各プログラムは所定のシフ ト量を定義する。
    [0039] ( ϋ ) オペレーテ ィ ングシステム O Sはシステム編集時上記 シフ ト量をテーブル化しておく とともに電源投入時、 該 プログラムを所定のア ド レスに格納する。 ·
    [0040] プログラム処理開始時に格納命令により シフ ド量を設 定させる。
    [0041] データバッ フ ァ 7 に外部の R 0 Mメ モ リ （図示せず） 等か ら命令を受信する。 データバッ ファ 7 の格納する命令はィ ン ス ト ラ ク シ ョ ンデコ ーダ 8 内に設けられたレジスタにス ト ァ される。
    [0042] 次にィ ンス ト ラク ショ ンデコ ーダ 8 はス トァ した命令の内 容をデコ一ドし、 命令に対応する並列な複数の 2値信号で構 成されたマイ ク ロコ ー ド （プロセ ッサ内の各部の起動支持を 行う コー ド） を発生する。 マイ ク ロコ ー ドの各信号は各都に 供給され、 それにより、 例えばその命令が特定のセグメ ン ト 内の特定のァ ドレスに飛ぶ所謂 M o ve命令である場合次の動作 を行う。 外部バス信号線 102 に対するァクセス要求を行い、 又オペラ ン ドの 1 ノ イ トをデ一タノ ツ フ ァ 7 にロー ドする。 次にデータバッファ 7 よりオペラ ン ドを読出し、 ィ ンス ト ラク ショ ンデコーダ 8 の前記してレジスタに格納する。 ィ ン ス ト ラク ショ ンデコーダ 8 はソースァ ドレスと してレジスタ 4に格納されている特定のァ ド レスを読出し、 プログラム力 ゥ ンタ 3若し く はプログラムカウ ンタ 3 とは別途設けた加箕 器 5 に接続されたレジスタにセ ッ 卜する。 加算器 5 はプ口グ ラムカウ ンタ 3 (若し く はそのレジスタ） の格納内容とセグ メ ン ト レジスタ 2 の内容をシフタ 1 0 にてシフ ト した内容と を加算する。 ア ドレス計算の際、 通常ア ドレッ シングモー ド ' の時はセグメ ン ト レジスタ 2 を例えば 4 ビッ ト シフ 卜 してプ ログラムカウ ンタ 3 (若しく はレジスタ） の内容に加算し、 拡張ア ドレ ッ シングモー ドの時は例えば 8 ビッ ト シフ 卜 して 加箕計算を行う。
    [0043] 第 4図はシフタ 1 0 の詳細構成図である。 本実施例ではシ フタ と してマルチプレクサ回路 100 を使用している。 マルチ プレクサ 100 は入力端子群 1 A〜20 Aと入力端子群 1 B 〜 20 Bと、 出力端子群 1 Y〜20 Yと、 選択端子 S E L とを備え る。 マルチプレクサ 100 はシフ ト量設定レジスタ 9 にモー ド 切替えにより信号がレベル 1 に設定され選択端子 S E Lの入 カレベルが 1 となる と、 入力端子群 1 Α〜20 Αを出力端子
    [0044] 1 Υ〜20 Υに接続する。 この場合、 上記した通常ア ドレツ シ ングモー ドであり、 上位 4 ビッ トの信号が 0 レベル続く 1 6 ビッ トがセグメ ン ト レジスタ 2 に設定されたレベルの全 2 0 ビッ トが出力される。 一方加算器 5 にはこの 2 0 ビッ トの信 号線と 0 レベルに各々設定された 4本の信号線 ρ 1 〜 ρ 4 と が接続され、 各々の信号レベルが加算器 5 に供袷されるので 全 2 4 ビ ッ ト の上位 4 ビ ッ 卜が 0 レべルで且つ下位 4 ビ ッ ト も 0 レベルのセク ン トデータが供給される。
    [0045] マルチプレク サ回路 100 の選択端子 S E Lへの信号が逆に レベル 0 となる と入力端子群 1 B 〜20 Bを出力端子 1 Y〜 20 Yに接続する。 この場合は、 拡張ア ド レ ッ シ ングモー ドと して動作するものであり、 出力信号線群全 2 0本の内の下位 4 ビ ッ トに相当する信号線のレベルがレベル 0 の信号となり、 上位 1 6 ビ ッ 卜 に相当する信号線群がセグメ ン ト レジスタ 2 に設定された 1 6 ビッ トの信号となる。 加算器 5 には前記と 同様、 全 2 4 ビッ トの信号線の下位 4 ビッ トが信号線 p 1 〜 P 4にてレベル 0 に固定され 供給されており、 それより上 位の 2 0 ビッ トの信号としてマルチプレクサ回路 100 からの 岀カ信号が供給される こ ととなる。
    [0046] 上記の如く 計算された物理ァ ド レスにより ムーブ命令先の ア ドレスをアクセスするこ とが可能となる。
    [0047] 以上によりプロセ ッサはシフ ト量を設定してセグメ ン ト レ ジスタ 2 をシフ 卜 し、 プログラムカウ ンタ 3 とを加算して物 理ァ ド レスを生成すれば、 そのプロ グラムをアク セスするこ とができる。
    [0048] なお非常駐プログラ ム等では格納メ モ リ のァ ド レスに対応 して 0 Sがシフ ト量を作成してシフ トせしめる。
    [0049] また上記説明ではセグメ ン ト レジスタについて述べたが、 その他、 スタ ッ ク領域、 データ領域等をセグメ ン トで指定す る場合も同様に実施できる。 本発明の第 2 の形態におけるァ ド レス拡張方式の基本構想 が第 6図に示される。 第 6図に示される システムにおいては、 セグメ ン ト レジスタ 2 の所定ビ ッ ト a にシフ ト量を設定す る手段、
    [0050] 該ビッ ト情報をシフ ト量と して上記セグメ ン ト レジスタ 2 の内容をシフ 卜する手段 1 0 、 および、
    [0051] 該シフ ト手段 1 0 の出力とオフセ ッ トとを加算する手段 5 が設けられる。
    [0052] 第 6 図のシステムにおいては、 セグメ ン ト レジスタの所定 のビ ッ トをシフ ト量に指定する手段が設けられ、 セグメ ン ト 起点ァ ドレスを指定する とき該当ビッ 卜にシフ ト量を記入す る。 その結果セグメ ン ト起点ァ ド レスが上記指定量.シフ ト さ れてオフセ ッ ト に加箕される。 *
    [0053] 例えば最下位の 4 ビッ トをシフ ト量として設定すれば、 0 , 1 , 2 ♦ · 16ビ ッ ト シフ ト指定可能であり、 また 4 , 8 , 12 , 16ビ ッ ト シフ ト に対応してそれぞれ 16 , 256 , 4 Κ , 64 Kバイ トおきに起点ァ ド レスが設定でき る。
    [0054] 本発明の第 2 の形態における一実施例としてのプロセ ッサ におけるァ ド レス拡張システムが第 7図に示される。
    [0055] 第 7図において、 1 0 はセグメ ン ト レジスタ 2 の所定ビ ッ ト例えば最下位 4 ビッ 卜 と接続されその内容により最下位ビ ッ 卜に 0を付加して左'シフ トする シフタである。 なおシフタ 1 0 、 加算器 5 、 ア ド レスノ フ フ ァ 6 、 ア ド レスバス A D . B . はそれぞれ最大ァ ドレス空間を指定し得るビッ ト幅をもつも のである。 以下動作を説明する。 各プログラムまたはオペレーティ ン グシステム 0 Sはプログラム、 データ等が指定のメモリに格 納し得るよ う セグメ ン ト起点ァ ドレスの指定ビッ ト にシフ ト 量を記入しておく。
    [0056] ( i ) 実行プログラムが起動されるとき、 0 Sはセグメ ン ト レジスタ 2 にセグメ ン ト起点ァ ド レスおよびプログラム カ ウ ンタ 3に所定の値を格納する。
    [0057] ( ϋ ) シフタ 1 0 はセグメ ン ト レジスタ 2 の所定ビッ ト情報 を読取り、 その指令に基づきセグメ ン ト レジスタ 2 の内 容をシフ ト して加算器 5 に出力する。
    [0058] ( iii ) 加算器 5 は上記出力とプログラムカ ウ ンタ 3 との内容 を加箕して、 ァ ド レスバッ フ ァ 6を通じてァ ド レスバス • AD . B . に出力する。
    [0059] 以上のごと く プログラマブルにセグメ ン ト レジスタの シフ ト量が設定でき、 制御装置のア ド レス空間の拡張に容易に対 処することができる。
    权利要求:
    Claims請 求 の 範 囲
    1. セグメ ン ト の起点ァ ド レスを格納するセグメ ン ト レジ スタの内容をシフ ト し、 該シフ ト出力とセグメ ン ト内ァ ド レ スを指定するオフセッ トとを加算して物理ア ド レスを生成す るプロセッサにおけるァ ド レス拡張方式であって、
    シフ ト量を格納する シフ ト量格納レジスタを備え該シフ ト 量格納レジスタに該シフ ト量を設定する手段、
    該セグメ ン ト レジスタの内容を該シフ ト量に従いシフ トす - る シフ ト手段、 および、 ，
    該シフ ト手段の出力と該ァ ド レス指定用オフセ ッ トとを加 算する手段、 、
    を具備し、 ア ド レス空間を拡張し、 セグメ ン ト起点ア ド レス を任意に選択し得るようになつていることを特徴とするプロ セ フ サにおけるア ド レス拡張方式。
    2. セグメ ン ト起点ア ド レスを格納するセグメ ン ト レジス タの内容をシフ 卜 し、 そのシフ ト出力とオフセ ッ トとを加算 して物理ァ ド レスを生成するプロセッサにおけるァ ド レス拡 張方式であつて、
    該セグメ ン ト レジスタの所定ビ ッ ト に シフ ト量を設定する 手段、
    該ビッ ト情報をシフ ト量として該セグメ ン ト レジスタの内 容をシフ トする手段、 よ 、、、
    該シフ ト手段の出力と該オフセッ トとを加算する手段、 を具備し、 ア ド レス空間を拡張し、 セグメ ン ト起点ァ ド レス を任意に選択し得るようになつていることを特徴とするプロ セ ッ サにおけるァ ド レス拡張方式。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
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    EP0220327A1|1987-05-06|
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    US4796177A|1989-01-03|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1986-10-30| WWE| Wipo information: entry into national phase|Ref document number: 1986902895 Country of ref document: EP |
    1986-11-06| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1986-11-06| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    1987-05-06| WWP| Wipo information: published in national office|Ref document number: 1986902895 Country of ref document: EP |
    1991-12-27| WWG| Wipo information: grant in national office|Ref document number: 1986902895 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP60/92461||1985-04-30||
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